Lo SPARC T3 è un microprocessore (precedente chiamato UltraSPARC T3, nome in codice Rainbow Falls noto anche come UltraSPARC KT o Niagara-3) multithreading multicore prodotto da Oracle Corporation (precedentemente Sun Microsystem).^[1][2][3] Ufficialmente presentato il 20 settembre 2010, il processore è membro della famiglia SPARC e è il successore dell'UltraSPARC T2.^[4]

Il throughput (SPEC CINT2006) ha avuto un incremento del 140% rispetto al precedente T5240.^[5] Nel dicembre del 2010 un sistema basato su SPARC T3 ha gestito più di 30 milioni di transazioni al minuto (secondo il benchmark TPC-C) diventando il più veloce sistema del genere al mondo. In precedenza il record era detenuto da un sistema IBM che gestiva 10 milioni di transazioni al minuto.^[6]

Il giornale online The Register nel giugno del 2008 riportò che il processore avrebbe avuto 16 core e che ogni core avrebbe eseguito 16 thread, ma la roadmap pubblicata nel settembre dello stesso anno mostrò che in realtà ogni core sarebbe stato in grado di eseguire 8 thread.^[7] Durante la conferenza Hot Chips 21 Sun rivelò che il processore avrebbe avuto 16 core e che avrebbe eseguito fino a 128 thread.^[8][9] Dalla presentazione dell'ISSCC 2010:

"Un processore 16-core SPARC SoC permette l'esecuzione di 512 thread in un sistema a 4 vie. La cache L2 da 6 MB fornisce una banda di 461 Gb/s e il socket da 308 pin fornisce un I/O di 2.4 Tb/s. Sei clock e quattro diverse tensioni, con un sistema di gestione dei consumi e di ottimizzazioni delle prestazioni forniscono il migliore trade-off per un chip di 371 mm² die."^[10]

Il 20 settembre 2010 durante l'Oracle Openworld di San Francisco il processore venne presentato come "SPARC T3" (Il prefisso Ultra venne rimosso per questioni di marketing). Il processore venne presentato con nuove macchine e nuovi benchmarck che mostravano le prestazioni record del sistema.^[3] Diversi benchmark basati su applicazioni reali sono stati mostrati durante la conferenza^[11][12][13] Test con il benchmarks SPEC sono stati resi noti e hanno confermato le prestazioni del sistema.^[14][15] Oracle presentando lo SPARC T3 ha dichiarato che è stato costruito con una tecnologia a 40 nm.^[16]

• 16 CPU cores
• 8 hardware threads per core
• 6 MB Level 2 cache
• 2 controllers di coerenza
• 6 link per la gestione della coerenza nelle cache.
• 14 linee unidirezionali per i link di coerenza
• SMP per 4 sockets
• 4 canali di memoria DDR3 SDRAM
• Gestione integrata PCI Express I/O
• 16 unità di cifratura hardware integrati
• 2 interfacce ethernet da 1/10 Gb/s
• 2.4Tb/s throughput per socket

Ogni core è dotato di due pipeline per i numeri interi a 9 stadi, di una pipeline per i numeri in virgola mobile e di una unità crittografica. Inoltre ha una cache istruzioni di 8 KB e una cache dati da 16 KB e complessivamente occupa 6.5 mm² di die.^[16]

Oracle presentando i server T3 aggiornò la linea server T2 e T2+ riducendo i server a 4.^[17] La nuova linea include:

• Un Socket SPARC T3-1 2U Rack Server^[18]
• Un Socket SPARC T3-1B Blade Server^[19]
• Due Socket SPARC T3-2 Server ^[20]
• Quattro Socket SPARC T3-4 Server ^[21]

Come i precedenti T1, T2 e T2+ il processore T3 gestisce l'Hyper-Privileged execution mode. Il T3 gestisce 128 domini logici o Oracle VM Server for SPARC.^[21]

Lo SPARC T3 è simile a due processori T2 nello stesso die.^[22] The T3 has:

• Raddoppio dei core (16) rispetto al T2 o al T2+
• Raddoppio delle porte 10Gig ethernet (2) rispetto al T2+
• Raddoppio delle unità di cifratura (16) rispetto al T2 o al T2+
• L'unità di cifratura supporta più algoritmi di quella del T2 e T2+, tra gli algoritmi gesti quelli più importanti sono: DES, 3DES, AES, RC4, SHA1, SHA256/384/512, Kasumi, Campi di Galois, MD5, RSA a 2048, ECC, CRC32^[16]
• Le prestazioni dell'unità di cifratura sono aumentate del 1.9X^[23]
• Interfaccia DDR3 RAM più veloce di quella presente nel T2 o nel T2+
• Raddoppio del throughput^[18]
• Raddoppio delle memoria gestibile^[18]
• Quadruplicamento del throughput I/O^[18]
• Due PCIe 2.0 a 8 linee rispetto alla singola PCIe a 8 linee del T2 e del T2+^[22]

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